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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › DC Verilog+HDL设计实例及其仿真与综合
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DC Verilog+HDL设计实例及其仿真与综合

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A-Lin

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1#
发表于 2019-8-2 09:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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DC Verilog+HDL设计实例及其仿真与综合
6 [# t$ u# i2 \* j
. ?& {: i; p' I5 w' O

/ H$ b1 i* q+ x9 M9 E/ g介绍了 verilog HDL的特点,讨论了EDA技术的设计思路,针对数字电子 系统,用verilog HDL设计了一个篮球 30秒计时器.并在cadence和 Synopsys环境下成功 地进行了仿真和逻辑综合。
  c1 E! U: r: `* v5 f
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uyvuyv

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3#
发表于 2022-6-25 20:47 | 只看该作者
这个有PT和FM验证么

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