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卷积码Viterbi译码算法的FPGA实现

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A-Lin

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1#
发表于 2019-8-1 07:30 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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卷积码Viterbi译码算法的FPGA实现
+ @  e( R0 s1 p) O3 t

% B, O! M  |( X8 M' u  D2 ~' e: b. m! S# X5 e7 t; K
探讨了卷积码 Viterbi译码的 FPGA实现问题。在 Viterbi译码算法中 ,提出了减少路径量度的位数和流水线回索法的幸存路径等方法 ,能有效地减少存储量、降低功耗、提高速度 ,使得 K=7的 Viterbi译码算法可在以单片 FP-GA为主的器件上实现。
/ X/ }* c& E. W" Y8 l5 z' l2 s+ z4 T: l- `  K* c
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feihangdan

该用户从未签到
2#
发表于 2019-8-1 09:09 | 只看该作者
这个我以前做过！

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雷北城

该用户从未签到
3#
发表于 2021-12-22 17:42 | 只看该作者
卷积码Viterbi译码算法的FPGA实现

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JZ5311
  • TA的每日心情
    开心
    2022-4-21 15:32

    • 签到天数: 4 天

    [LV.2]偶尔看看I
    4#
    发表于 2022-4-20 17:02 | 只看该作者
    谢谢分享 学习学习~
    # {$ b4 D. `$ r) D

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