请问差分线布线每对等长需要的长度差限制范围是多少？？？

smileqq

请教大家一个问题。
  Q! ]. Q# `3 k# V4 ?: h; [芯片采用的差分线传输数字数据，芯片输出一共有10对LVDS差分走线，两对时钟，8对数据线。
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/ N: t) k# @: z% J$ ]( l0 m+ ?<div>截图是芯片手册中提到的内容。
7 f1 q1 U' d; @3 ]- p+ K问题1：它是说明每一对之间相差长度吗？我举例解释一下：比如说AD1_P  AD1_N   与  AD2_P  AD2_N  这两对之间的差距小于150mil？还是还是一对差分线中的P线和N线的相差长度小于150mil？
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问题2：我在PCB布线上遇到了难题，不知道要保证每对等长需要的长度差限制范围。频率是120MHz。
而且每对差分线保持等长应该也有长度差的容量吧，不然我无法保持两根线平行了，比如下图。</div>截图是芯片手册中提到的内容。
<div>截图是芯片手册中提到的内容。

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</div>截图是芯片手册中提到的内容。

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Tony_zhang

问题1，应该是对内的容差；
7 W1 }: C$ m* L7 ?6 ?问题2，PCB传输链路延时超过信号1/3边沿时间，就要考虑信号传输质量影响了