FPGA-Verilog HDL语法参考

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FPGA-Verilog HDL语法参考
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3 [0 u) z3 B+ L8 h8 R
语法规范下列规范应用于语法描述，规则采用巴科斯—诺尔范式( B N F)书写：
( m  s2 x1 J( Y. P. `1 |0 B$ B/ j/ Q# `1) 语法规则按自左向右非终结字符的字母序组织。
2) 保留字、操作符和标点标记是语法的组成部分，以粗体字表示。
3) 非终结名字前的斜体名字的语义表示与非终结名字相关联。
" o2 Q" t  ?& ]  A' B4 M3 |' n& W4) 非粗体的垂直符号（|）用于分离可替换的选项。
% ^& \. _2 ]0 J: u3 |5) 非粗体的方括号（[ . . . ]）表示可选项。
6) 非粗体的大括号（{ . . . }）表明某项可以重复0次或多次。
) l$ y5 f- R1 j) V3 O  \/ E: k1 D7) 以粗体出现的方括号、圆括号、大括号（ [...], (...){...},）以及其他符号（如；）表示符号是语法的组成部分。
% N/ P. N+ d  f- B) }. B% y8) 起始的非终结名字为“源文本（ s o u r c e _ t e x t）”
9) 此语法中使用的终结名字以大写形式出现。
0 J7 e4 w. L5 b' W, T2 f

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