用FPGA解决65nm芯片设计难题

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用FPGA解决65nm芯片设计难题

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  C1 f: w7 |" q$ x" Q, C1 ]% F       随着工艺技术向65nm以及更小尺寸的迈进，出现了两类关键的开发问题：待机功耗和开发成本。这两个问题在每一新的工艺节点上都非常突出，现在已经成为设计团队面临的主要问题。在设计方法上从专用集成电路(ASIC)和专用标准产品(ASSP)转向可编程逻辑器件(PLD)将有助于解决这些问题。
　　过去，半导体行业一直关注的两个目标是缩小体积和提高速率。近40年来，对这些目标的追求促使行业发展符合摩尔定律，性能和电路密度每18个月翻倍。导致技术高速发展，蕴育了计算机革命、互联网革命以及现在的无线通信革命。
　　但同时也为此付出了代价。一种代价是物理上的。工艺技术上的每一次进步都使得芯片晶体管的“关断”电流增加，也就是待机功耗在增加。另一代价是金钱。每一工艺节点的开发成本呈指数增加。65nm时代的设计必须解决这些代价问题。
　　人们采用了很多系统级和芯片级方法来处理动态功耗。在系统级上，采用动态功耗管理技术，确保只对工作电路上电，大大降低了器件的平均功耗，从而减少了和功耗相关的问题。
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fanichicl

看看楼主说的方法