找回密码
 注册
关于网站域名变更的通知
查看: 274|回复: 1
打印 上一主题 下一主题

FPGA设计之时序约束 -- 常用指令与流程(下)

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2019-7-22 17:24 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
IO约束

注:1)复位信号的IO约束——看你的复位是同步复位还是异步复位,通常复位都会做成异步,这时候应该是false path的,如果同步,从管教输入的复位需要设最大输入延时。

        2)对异步信号进行同步化(异步复位,同步释放),尽管reset_n已经进行了上述同步化处理,时序约束的时候还是要使用set_false_path命令将其进行切割,而从同步寄存器输出的复位rst_n现在可以使用TimeQuest进行准确地Recovery和Removal分析。
4 p8 `2 ]5 W/ V/ I; I* t

* ~, Q3 M7 B. g# P

游客,如果您要查看本帖隐藏内容请回复

# z8 _7 P$ X$ G4 V

该用户从未签到

2#
发表于 2019-7-22 18:20 | 只看该作者
楼主太给力了,谢谢分享
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-8-12 03:27 , Processed in 0.109375 second(s), 26 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表