FPGA的静态时序分析（ STA）（续篇）

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1.         最大输入延时

　　最大输入延时（input delay max）为当从数据发送时钟沿（lanuch edge）经过最大外部器件时钟偏斜（Tclk1），最大的器件数据输出延时（Tco），再加上最大的PCB走线延时（Tpcb）。减去最小的FPGA时钟偏移（FTsu）的情况下还能保证时序满足的延时。这样才干保证FPGA的建立时间，准确採集到本次数据值，即为setup slack必须为正。如图1.1的所看到的。计算公式例如以下式所看到的：

　　　　Setup slack =（Tclk + Tclk2(min)）–（Tclk1(max) +Tco(max) +Tpcb(max) +FTsu）≥0

　　推出例如以下公式：

　　　　Tclk1(max) + Tco(max) + Tpcb(max) –Tclk2(min) ≤ Tclk + FTsu         

　　由Altera官方数据手冊得知：

　　　　input delay max = Board Delay (max) – Board clock skew (min) + Tco(max)     

　　结合本系统參数公式为：

　　　　input delay max = Tpcb(max) – (Tclk2(min)–Tclk1(max)) + Tco(max)      

   

2.         最小输入延时

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