求助：Hyperlynx仿真DDR3，address 结果fail

xingnuolgsx · 发表于 2019-7-19 13:31

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对一个项目的DDR3部分做了批量仿真，结果显示address和clk 全部fail，如图1,2
将CLK0&CLK0_B和A0信号export to Linesim后，重新仿真，stimus设置如图3,4，出来的波形如图5,6.
不知道为什么CLK信号中间会有那么大的凹陷，还请高手指教一下。

xingnuolgsx · 发表于 2019-7-19 13:43

其中CLK和A0的波形是CPU端的

xingnuolgsx · 发表于 2019-7-23 15:21

将地址A0网络Export to LineSim后，发现多出来一个电阻（VirT-0-R）,原理图中没有，阻值是13.8ohm（线路阻抗为50ohm），对该电阻进行阻抗扫描，发现阻值在50ohm时，波形是较好。请问为什么会多出来这个电阻？

xploreqqqq · 发表于 2019-7-27 23:37

正在学习中

anguchou · 发表于 2019-7-28 18:14

淡定哥 · 发表于 2019-7-31 14:15

楼主，把文件发来学习下

niuwa · 发表于 2019-9-5 09:24

你把网络拓扑的截图发出来看看。

anguchou · 发表于 2019-10-26 11:29

:):)

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