FPGA的静态时序分析（ STA）（中）

uperrua · 发表于 2019-7-18 16:27

您需要登录才可以下载或查看，没有帐号？注册

x

4. 应用分析

4.1 设置时钟主频约束

　　全部的静态时序分析都是在有约束的情况下编译器才给出分析报告，所以进行时序分析的第一步就是设置约束。

　　Libero软件设置时钟约束的途径三种，单时钟约束，多时钟约束和在Designer里面进行约束。

游客，如果您要查看本帖隐藏内容请回复

gaoxings · 发表于 2019-7-18 18:12

FPGA的静态时序分析

hawley · 发表于 2019-7-21 23:14

xuexi

帐号		自动登录	找回密码
密码			注册

推荐内容 /1