FPGA设计中的常用时序路径

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在高速的同步电路设计中，时序决定了一切，要求所有时序路径都必须在约束限制的时钟周期内，这成为设计人员最大的难题，因此，首先确定和分析基本时序路径有助于设计者快速，准确地计算时序裕量，使系统稳定工作，XILINX公司提倡的几种常用基本路径。


（1）Clock-to-Setup路径：
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: E: E: }0 _1 N9 ^) S) T; b           clock-to-setup路径从触发器的输入端开始，结束于下一级触发器，锁存器或者RAM的输入端，对终止端的数据信号要求一定的建立时间。如下图所示：
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看看都是哪些常用的