|
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
串并转换是高速流水处理重要的设计技巧之一，串并转换的方法也多种多样，根据数据的顺序和数量要求，可以选择寄存器，双口RAM，（Dual RAM），SRAM , SDRAM，FIFO等实现，对于数量比较少的设计，可以采用移位寄存器设计。. C+ [& l. {% x, M
8 I: F: u7 X/ G: {6 K: E G+ \
2 ^/ w9 Z- f5 @3 x 在工程应用中，如何体现串并转换设计思想呢？怎样才能提高系统的设计速度呢？我们可以先来做一个串并转换的设计框图， 如图所示，串行输入的数据通过FPGA内部的n个寄存器后，最后并行输出的是一个n位宽的并行总线数据。5 t7 w' G0 |" \' [% W
6 y! I4 S+ v* \0 y; m$ Z3 t
o& F0 m3 c& Q( c/ E; P
5 ~+ M9 O; q# m- _) S移位一般是要有时钟做同步的，也就是说，n个时钟采样到的串行数据需要在n个时钟周期后以并行方式输出，这是最基本的传入并出设计思想，对于串行接口大行其道的高速传输领域，这种简单的转换也是接口芯片的重要任务之一，但从FPGA的角度来看，串并转换又有着更深的意义，串并转换正是面积换速度思想的体现。; u, O) y3 P8 t8 L
, J3 M! H/ m3 m( @1 v2 q k+ F5 K: F/ l# p0 K; ~
$ [# h' U$ s( x5 g) s
7 R/ B+ Y, W. {# k+ A$ x1 l/ _
8 \! I; N3 o1 Y. ~# `# f; T. R& x6 a( t, ~1 a
|
|
/1 
发表于 2019-7-15 17:55
收藏
淘帖
支持！
反对！