EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
文章目录- FPGA 功耗的基本概念/ B% p1 |: J: j( G
- (1)功耗的组成
- (2)静态功耗
- (3)动态功耗
- (4)降低功耗带来的好处
- (5)如何降低 FPGA功耗
- (6)如何估计 FPGA功耗/ Z- X9 V5 s0 ~! o% Q4 O
' V c8 _# ~3 ^0 {: ~, v9 d
1 V7 y2 n$ I+ _9 U! b/ c# t
随着半导体工艺的飞速发展和芯片工作频率的提高 ,芯片的功耗迅速增加 ,而功耗增加又导致芯片发热量的增大和可靠性的下降 。因此 ,功耗已经成为深亚微米集成电路设计中的一个重要考虑因素 。本文围绕 FPG A 功率损耗的组成和产生原理 ,从静态功耗 、动态功耗两大方面出发 ,分析了影响 FPG A 功率耗散的各种因素 ,并通过 A ctel 产品中一款低功耗的 FPGA 进一步进行说明 。最后提出了在 FPGA 低功耗设计中的一些问题 。
在传统的概念中，芯片工艺的改进将会带来性能的提高，成本的降低。同时，由于芯片内核电压的降低，其所消耗的功耗也随之降低，这一点到0.13um时代也是正确的。 但是在工艺进入90nm时代，甚至于以后的40nm或更小的工艺，出现了一点反常，芯片功耗将显著提高。 由于40nm工艺的内核电压进一步降低，电压降低的一个负面影响是晶体管中的沟道(channel)内的电场减弱，于是电子移动速度降低，实际上也就是晶体管的传播延时(tpd)增加了。为了达到非常高的性能，芯片设计厂商通常降低晶体管的门槛电压(Vth)，使得晶体管快速开关，用来达到较小传播延时的目的。这个Vth就是使得晶体管的沟道(channel)开始导通时的最小电压值。 而Vth的降低，带来一个严重影响，就是晶体管漏电流随着Vth的降低呈指数增加，这样就会使得芯片的静态功耗大大增加，因此40nm的芯片制造商就是需要在芯片性能和其能承受的漏电流之间做一个权衡。 总的来说，芯片进入40nm时代后，门槛电压的降低以及晶体管尺寸的减小，都将会导致芯片漏电流增加，而这个漏电流就成为芯片静态功耗的主要来源，有的甚至高于芯片工作的动态功耗。 $ [9 U: s5 I; B0 w
# V6 s( ~* C7 d( ^ | 
/1 
发表于 2019-7-15 16:19
收藏
淘帖
支持！
反对！