用VHDL语言设计数学相关器

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用VHDL语言设计数学相关器

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摘 要 本文利用 语言设计实现了一种高性能 一 数宇相关器 , 突出了其作为硬件描述语育的良好优点
目前 , 电子系统正向集成化 , 大规模和高速度的方向发展 , 集成电路的规模越来越大 , 复杂度越来越高 , 因 此传统 的门级描述方法显得过于琐碎 , 难 以理解掌握 。 由美 国国防部提出的VHDL 是一种功能强大通用的硬件描述语言 。该语言采用高层次的 , 自上而下 的设计 方案 , 非常适合当前需要 , 美国国防部为了要解决项 目间的信息交换困难和设计维护困难 , 同时也为解决当 时的超高速集成电路 计划而提出的一种硬件描述语言 。

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