高速突发模式误码测试仪的FPGA实现方案

A-Lin · 发表于 2019-7-15 09:37

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高速突发模式误码测试仪的FPGA实现方案- o, C& K/ q& s4 K2 ]8 \) d: C

摘要：突发模式误码测试仪与一般连续误码测试仪不同，其接收端在误码比对前要实现在十几位内，对具有相位跳变特点的信号进行时钟提取和数据恢复，并且在误码比对时须滤除前导码和定界符，仅对有效数据进行误码统计。本文提出一种基于FPGA实现的高速突发模式误码测试仪设计方案，并介绍该方案的总体设计过程，以及FPGA中主要功能逻辑模块的工作原理和控制系统的设计。该测试仪应用于1．25 GHz GPON系统突发式光接收模块的误码测试中，具有较好的性能和实际意义。

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fanichicl · 发表于 2019-7-15 18:30

看看楼主说的方法，谢谢分享

雷北城 · 发表于 2021-10-26 15:42

高速突发模式误码测试仪的FPGA实现方案

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