在低端FPGA中设计DDR接口

Taio

在低端FPGA中设计DDR接口

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( C. P: ~# Y5 X7 p/ M- z
挑战一 DQS至DQ对齐
$ F* u9 u/ p1 Q! E& e  DQS必须重新对齐以捕获读数据
  DQS是双向的并且不能自由工作
  系统级歪斜见笑了数据有效窗口
; s+ M3 G6 X  V+ p9 S  在多个DQ线上，歪斜必须得到控制
2 v2 c; t8 v: X) i# v1 C4 a) Z挑战二 数据多路合成和分解
  DDR的输入数据必须被多路分解为两个SDR数据流
  DDR的输出数据必须由两个SDR数据流多路合成为一个DDR数据流。
: w) [# V2 E/ e* K1 V挑战三 时钟域的转换
  在读数据时，从DQS到系统时序需要考虑 在使用系统时钟的第一个寄存器中要避免tSU和tH的冲突
  DQS到系统时钟时序取决于 存储器与FPGA之间的PCB走线长，所用的存储器芯片。
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gaoxings

研究一下，谢谢分享

jw216

谢谢分享
6 c2 `- J- M# X6 W: z0 u& X

wangchen1992

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