RS_239_255_解码器的FPGA实现

A-Lin

RS_239_255_解码器的FPGA实现

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+ A* B* Y" k* a# N- o/ e针对RS（Reed-Soknon）解码实现过程中速度限制。价格过高，等问题。从RS码结构出发，阐述了一种基于FPGA的RS（239，255）解码器的Verilog HDL设计方法，简单介绍了RS码的基本原理，并根据RS解码中的时域解码原理，将伴随式计算算法，BM迭代算法，Chien搜索算法，Fomey算法用Verilog语言描述，利用QUARTus将上述算法模块进行编译得到各电路功能模块，并进行了仿真。使用现场可编程门列阵ALTEra公司的ACEXIK系列芯片，设计实现了在FPGA上解码工作频率最高达到14MHz的RS（239，255）的硬件解码器。

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gaoxings

RS_239_255_解码器的FPGA实现

小如亮

RS_239_255_解码器的FPGA实现
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Touuqu

看看是怎么实现的