FPGA ---- ROM/EPROM的设计（使用加载文件的方式初始化）

mytomorrow · 发表于 2019-7-12 16:19

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这篇讲ROM，在FPGA中的ROM可以同过加载文件的方式初始化ROM（就像定制IP核时加载coe文件），也可以通过case的方式在代码中进行初始化，这篇博文讲通过加载文件的方式初始化ROM，之后通过仿真读出来数据，看看是否成功。

Verilog描述：

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Create Date: 2019/05/28 23:15:15
// Design Name:
// Module Name: rom_using_file
//////////////////////////////////////////////////////////////////////////////////
module rom_using_file (
input [7:0] address , // Address input
output [7:0] data , // Data output
input read_en , // Read Enable
input ce // Chip Enable
);
reg [7:0] mem [0:255] ;
assign data = (ce && read_en) ? mem[address] : 8'b0;
initial begin
$readmemb("G:/Verilog_file/Memory_/Memory_.srcs/sources_1/new/memory.list", mem); // memory_list is memory file
// G:/Verilog_file/Memory_/Memory_.srcs/rom_using_file_sim/new/memory.list
//G:/Verilog_file/Memory_/Memory_.srcs/sources_1/new/memory.list
end
endmodule
! F' h+ ~7 E' l

最文章的最后会粘出初始化文件memory.list.

通过在FPGA中测试，使用readmemb读出初始化数据时候，memory.list的路径要全，且分隔符是/而不是\。

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gaoxings · 发表于 2019-7-12 18:57

使用加载文件的方式初始化

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