LATTCE ECP3 FPGA serdes调试时数据乱码，请问这个怎么解决？

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  x" P/ s) |: k7 Z& i) Y, K% tLATTCE ECP3 FPGA serdes调试时数据乱码，请问这个怎么解决？

在跑两片 FPGA 之间使用Serdes通信的时候，发现 RX 出现错误。TX 端发送的数据是从0一直累加1，但是接收端RX收到的数据是杂乱无章，没有规律的，同时有一堆的 Error 状态出现。
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. d# Z9 D2 T* q硬件同事测量眼图说信号质量是符合要求的（见下图）。
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这个工程很简单，就是将IP调用，给通道3灌数据，也不知道是哪里出问题了。
  J; c; w8 L6 |rx_count：是用rx时钟产生的一个加1技术器，且 rx_cdr_lol_ch3 指示一直为低，表明 rx时钟是稳定的。
) V" a6 m, Q# r( [$ k8 @rxdata_ch3_reg 是 rx端收到的数据，是杂乱无章的，非预期数据。
rx_disp_err_ch3, rx_cv_err_ch3 错误标识有拉高，表明传输过程中有错误出现。另外，没有错误标识的接收数据看起来也不太正常。
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