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基于FPGA的LDPC编码设计

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发表于 2019-7-12 09:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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基于FPGA的LDPC编码设计
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在通信系统中纠错码被用来提高信道传输的可靠性和功率利用率,低密度奇偶校验码LDPC(Low Density Parity Check code)是目前性能最好的纠错码,最初由GaUager提出,但当时并没有引起足够的重视。直到Turbo码提出后,人们在研究Turbo码的迭代解码时,发现二者具有相同的特性,即约束随机码集合和迭代解码算法,这导致了随后LD-PC码的复出。1996年,Mackay和Neal随机构造出的LDPC码,当码长很长时其性能超过Turbo码,并在实现上更有优势,从而激起编码界对LDPC码的研究热情,成为当今信道编码领域最令人瞩目的研究热点之一。LDPC码出色的纠错性能以及可以并行解码的特点特别是其简单实用性使其成为下一代通信纠错编码的首选。因此,这里介绍一种基于FPGA的LDPC编码设计。
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