一种基于FPGA的复数浮点协方差矩阵实现

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一种基于FPGA的复数浮点协方差矩阵实现

$ g8 N- _( |, z/ C* z       协方差矩阵的计算是信号处理领域的典型运算，是实现多级嵌套维纳滤波器、空间谱估计、相干源个数估计以及仿射不变量模式识别的关键部分，广泛应用于雷达、声呐、数字图像处理等领域。采用FPGA(Field Programmable Gate Array)可以提高该类数字信号处理运算的实时性，是算法工程化的重要环节。但是FPGA不适宜对浮点数的处理，对复杂的不规则计算开发起来也比较困难。故目前国内外协方差运算的FPGA实现都是采用定点运算方式。
　　在所有运算都是定点运算的情况下，每次乘法之后数据位宽都要扩大一倍。若相乘后的数据继续做加减运算，为了保证数据不溢出，还必须将数据位宽扩展一位，而协方差矩阵的运算核心就是乘累加单元，随着采样点数的增加，位宽扩展呈线性增加。最终导致FPGA器件资源枯竭，无法实现设计。为了保证算法的实现，必须对中间运算数据进行截断，将每次累加的结果除2(可以通过移位运算来实现)，以避免溢出。
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