本站微信 收藏本站 设为首页
 找回密码
 注册
关于网站域名变更的通知
EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › FPGA的指导性原则
返回列表 发新帖
查看: 305|回复: 1
打印 上一主题 下一主题

FPGA的指导性原则

[复制链接]
A-Lin

该用户从未签到
跳转到指定楼层
1#
发表于 2019-7-10 08:45 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录！

您需要 登录 才可以下载或查看，没有帐号？注册

x
FPGA的指导性原则
& j- U/ M2 S: f, ?" |$ Z
# O5 i5 f5 k+ v5 X) i: E5 U3 R: E: x, Z0 k
FPGA的指导性原则 如果设计的时序余量比较大,跑的频率比较高,意味着设计的健壮性 摘录自《FPGA 设计指导原则》3 D% D1 D6 M1 A6 B' u! B, N
游客，如果您要查看本帖隐藏内容请回复

下载资料威望不够？点击查看获取威望的N种方法>>
回复

举报

EDA365微信号及QQ群号！
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-8-12 01:51 , Processed in 0.109375 second(s), 26 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表