FPGA ------- 几种时序问题的常见解决方法2

pulbieup

   1.布局太差导致的布线延迟太高问题

- n3 Z9 x3 T$ w3 l
+ o- N# r1 h; d    布线延迟太高问题一般有两种情况，1）一种是布线扇出太多导致的问题，另外再对扇出太多补充一点，扇出太多而增加buffer提高驱动能力，而普通I/O信号或片内信号进入BUFG到从BUFG输出，有大约10ns的固定时延，但是BUFG到片内所有单元的延时可以忽略为0ns。这个问题在上篇中已经给出了解决方案，也就是通过逻辑复制的方法解决。2）就是今天要说的问题，就是本身各种信号扇出并不多，逻辑时间也不是很大，但是布线延迟很大，这种问题就是布局太差的问题。

4 B; P8 K8 T' c0 f2 u  u; f
8 i7 A2 {6 J  r2 q" ^8 `0 W    相应的解决方案有：通过ISE布局工具中调整布局的努力程度（effort level），特别努力程度（extra effort），MPPR选项，实在不行的话就尝试使用Flootplanner相对区域约束重新对设计进行布局规划。


/ @: Z* E( y4 ~9 H, s    2.就是出现逻辑级数过多情况

  u9 {! x1 u; u* f  n
    也就是逻辑计算时间比较大，这种情况一般不属于时序问题，而属于程序编写问题，尽量不要嵌套IF ELSE语句或者CASE语句嵌套，能用CASE语句尽量不用IF ELSE语句，还有就是在使用IF 语句和CASE语句时注意防止产生不必要的锁存器。




" v! y7 O& F( }- l) y

gaoxings

看看楼主说的方法