FPGA ------- clocking wizard配置（PLL/MMC内核配置）

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6 q& M- Q* N1 c, l# C+ U( _ 明天准备更vivado的iserdes内核，ISE可能不怎么更了，由于毕设要开始搞了，准备直接转vivado，其实都差不多。今天先把ISE的始终管理内核说一下吧。
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第一页，clocking features选项框中的

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1.Frequency synthesis选项是允许输出与输入时钟不同频率的时钟。

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