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FPGA ------- 学习(十) PLL核的定制

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发表于 2019-7-9 11:34 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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通常我们板子上所带的系统时钟是50Mhz,如果我们需要更高的频率就需要使用pll核,通过锁相环将频率倍频到更高的频率。
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我们采用将系统时钟50Mhz倍频到100Mz来讲解: ; |$ d9 f! a2 _8 n
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