大型设计中FPGA 的多时钟设计策略

Taio

大型设计中FPGA 的多时钟设计策略

* i! {3 X; D. J: v, h4 \
. B' S' R1 g2 A1 e0 ]+ `
; e8 O/ x8 f4 X& K* ~大型设计中FPGA 的多时钟设计策略大型设计中FPGA的多时钟设计策略利用FPGA实现大型设计时,可能需要FPGA具有以多个时钟运行的多重数据通路,这种多时钟FPGA设计必须特别小心,需要注意最大时钟速率、抖动。
# I' I' b* M: x$ |( U$ K2 _

游客，如果您要查看本帖隐藏内容请回复

yxlk

学习学习