FPGA ------- veriloig语言

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打开quartus新建文件然后在里面用verilog语言进行编程
对于时序逻辑电路和组合逻辑电路的区别
时序逻辑电路这里单指D触发器，和之前的状态和时钟沿有关
  b1 i7 g* d) m4 l& u# f9 V0 N组合逻辑只和当前状态有关


& c/ l* Z& }2 B$ C0 l& ~8 v
) _- w7 w0 t6 m; m" I
1 a, q& M% b& H
1、module ex_module(
3 S. ^& D! `7 J! _$ _( F2 U! }# Oinput wire sclk,
* M6 k5 s' U3 e) I, r. g3 Y3 ]input wire rst_n,
5 n0 Y& F! Y3 a5 F8 h2 Zinput wire [7:0] d,//声明模块时输入必须是wire变量，构件之间的物理连线
input wire [7:0] q,//模块声明时输出可以是wire变量给，也可以是reg变量，REG 用于时序逻辑，reg 用于 always @ （posedge clk） 的always 块中。
% d$ N" w3 |% X- I+ ?);
always @(posedge sclk or negedge rst_n)//敏感列表可以包括电平触发或沿触发
/ q8 u2 n$ m# X4 xif(rst_n==1’b0)//条件表，这里是组合逻辑，一个比较器，1比特，b表示2进制
9 o4 q" F, e* X3 ~q<=8’h00;//沿触发的逻辑里面一定要用，<=非阻塞值
' ~7 Z1 O0 u6 `! ?$ lelse
  F. e' P+ O1 d5 `- F" R5 z/ lq<=d;
endmodule
" N0 R% @2 x' E- g
1 Y& i2 J8 \9 ~) r
$ ]: h: H" N$ A

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