FPGA的一点点小结

ulppknot

assign赋值语句
  ]* f8 x& a) D0 J* ~. ?assign赋值语句定义的信号类型为wire型，always块下的信号定义为reg型。
assign相当于连线，一般是将一个变量的值不间断的赋值给另一个变量，就如同直接连在一起一样，不间断赋值。
verilog module中的并行理解
initial always assign 都是并行执行的没有顺序先后
2 k' B* D' `) P* }: n只有连续赋值语句assign和实例引用可以独立于过程块存在与module功能定义部分
always中就不可以使用他们
1’b0 1位宽2进制0
1 l2 l8 t  W& i% n8 ~1 B
9 z+ I' }: M- `7 K- o; L  o/ s
& n  Z% E% K& W/ [) O1 f/ Y
6 i' q* `/ d  F- {0 M
) ]6 U- x  J% q4 G0 Z7 T6 B


7 O  f  M% {: W4 X: Y/ H( s! C/ s- d

kinidrily

谢谢了