关于verilog 调用函数时多维位宽接口？？？

jiulquq

已经有一个函数，output为【15：0】的接口；
现在想对它多次调用，比如调用n次，输出接口依次为 a[1][15：0]，a[2][15:0]......a[n][15:0]
请问这样是否可行？
' I0 t& f6 a. @/ A/ ~% d或者有什么类似的解决方案？
0 k3 n' I3 x) U5 n6 k
# q3 ?. }+ L& P谢谢~

ygcgsa

同求，谢谢