基于VerilogHDL的背景噪声扣除电路设计

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基于VerilogHDL的背景噪声扣除电路设计

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! I5 ~: {7 Y+ ?4 L* ]4 ~, o& h! q引言
: j( y3 h( X8 J. W/ U! ?在微弱信号检测方法中，常需要使直流量经光电调制后转变为交流信号进行测量，以扣除背景噪声来提 高系统信噪比。星载紫外遥感 仪器同样采用了压频转换和调制解调实时扣除背景噪声、零点飘移的方 案，但其原有实现背景噪声扣除功能的单元在与mcu接口及软件控制上稍显繁琐，而且布线 面积较 大。如能将背景噪声扣除功能设计成为具有通用接口和易操作的专用集成电路，对该仪器的升级换代有 积极的意义。 硬件描述语言VerilogHDL 提供了是一种在广泛的抽象层次上描述数字系统的方式，以其C语言风格， 容易掌握等特点赢得了众多硬件设计师的青睐。通过软件编程来实现硬件功能后，下载到 FPGA或 cpld大规模可编程逻辑器件，能将电路板级产品集成为芯片级产品。 为此，本文使用VerilogHDL进行编程，采用自顶向下的设计方法，经仿真验证和综合后，得到了具有 通用接口和软件易于操作的背景噪声电 路，弥补了原有单元的不足，取得了较好结果。

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ailian1000

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基于VerilogHDL的背景噪声扣除电路设计

putongren

是好东西，谢谢