verilog,遇到个问题，不知道解释 ？

cj223356

if（cnt < 5'd18） 7 O# ~* [, N; Q, V* Hcnt <= cnt + 1; else cnt<=0; ; X! s, U( r& r   C! H3 Z* h7 X6 |* `% nif(cnt == 1) 4 G- r4 r4 f6 n& j& rinit  <= 1;  //改为 init  =1 也不对  ，编译显示这个位置是错的 6 l+ g+ h2 z: n上面这个代码，怎么编译都不过，显示错误为 Error (10200): Verilog HDL Conditional Statement error at LEDa.v(65): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct ! L0 ^- j& T+ x6 A* ]3 H( G# T 但是我改成下面这样就编译通过了， if（cnt < 5'd18） begin 9 v$ Q8 A! }7 R5 }3 {$ k        cnt <= cnt + 1;         if(cnt == 1)                 init  <= 1; ( Y& }+ O9 J, l# y' S, }  m1 r3 O, zend & S8 B& m+ k+ `& @- q) Celse cnt<=0; + n: k4 e. S  m1 F% ]就是将错误的那句插入到上面那个if语句里   （插入到其他位置都会报错，只有插入到上面的if语句里才不报错） 请问各位知道这是什么原因吗？谢谢

; D5 y7 f, ]& X% G* H& j

使用特权

& s3 m' x. w8 N, f+ \

. F: A8 i$ @/ Z% V/ |
7 k7 p* b3 n7 p" `3 G" a% m

relchhiclty

同样看不出来什么问题，也许错误不在这里。 试着把出错代码专门编译一下。