MFSK调制系统设计和VHDL程序及仿真

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MFSK调制系统设计和VHDL程序及仿真
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# r* G4 O8 D) G% a1 Z. n
功能：基于VHDL硬件描述语言，完成对基带信号的MFSK调制
! {! ^3 _1 Q$ x/ g6 ?--说明：这里MFSK的M为4
0 [7 q, c3 z& U2 S3 q! f# `1 I2 _library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
* w5 I$ a3 L7 b* I, q, f7 n6 Juse ieee.std_logic_unsigned.all;
; b: f, G. A+ q) V/ T. `# D- Pentity PL_MFSK is
port(clk&nBSP;      :in std_logic;            --系统时钟
    start     :in std_logic;            --开始调制信号
    x       :in std_logic;             --基带信号
3 ~2 @- W9 L! ~! b% X8 |; k" J: e    y       ut std_logic);           --调制信号
end PL_MFSK;
architecture behav of PL_MFSK is
signal q :integer range 0 to 15;           --计数器
signal f :std_logic_vector(3 downto0);    --分频器
signal xx:std_logic_vector(1 downto0);   --寄存输入信号x的2位寄存器
signal yy:std_logic_vector(1 downto0);   --寄存xx信号的寄存器
/ o/ t) s* V0 s  ~/ r7 E5 Ibegin
' p8 `0 _5 L' Jprocess(clk)  --此进程过对clk进行分频，得到4种载波信号f3、f2、f1、f0。
begin
+ d( F; s: K- }) O% O7 Tif clk'event and clk='1' then
5 o+ F, K1 H" S. e   ifstart='0' then f<="0000";
   elsiff="1111" then f<="0000";
  else f<=f+1;
  end if;
end if;
8 H# e; k4 ^# g) J7 ?9 uend process;
process(clk)              --对输入的基带信号x进行串/并转换，得到2位并行信号的yy
7 ~3 Q! P9 T: M- }begin
8 v5 K9 t4 Q: C" o  \* lif clk'event and clk='1' then
   ifstart='0' then q<=0;
7 E- S0 b4 d! L4 L/ I$ {  elsif q=0 then q<=1;xx(1)<=x;yy<=xx;
  elsif q=8 then q<=9;xx(0)<=x;
  else  q<=q+1;
, W' |. o( T' w: y5 k! `) P  end if;
end if;
end process;
process(clk,yy)                          --此进程完成对输入基带信号x的MFSK调制
begin
if clk'event and clk='1' then
7 t' o* m' O2 `" s6 |- n2 ^7 q   ifstart='0' then y<='0';                -- if语句完成2位码并行码到4种载波的选通
1 l# e8 r! P; R4 z  elsif yy="00" then y<=not f(3);
; Y" `8 ?' Q5 B: f  elsif yy="01" then y<=not f(2);
0 n% m3 g; s9 X, Q5 z) e; G5 n  elsif yy="10" then y<=not f(1);
  else  y<=not f(0);
  end if;
end if;
end process;
end behav;

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