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并行SDH扰码器／解扰器的设计

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A-Lin

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1#
发表于 2019-7-2 07:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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并行SDH扰码器／解扰器的设计

( C; C$ i. x& Q! Y, ~0 ]
% p% f% c6 i* \& m  S
& V) p5 s9 j9 E, S摘要 提出了一种以任意字宽度对SDH帧同步信号扰码／ 解扰的并行机制， 解 决了串行帧同步扰码器不适于高速信号处理的问题， 并易于采用现场可蝙程门阵列 FPGA实现; H4 P7 \* ?4 G; m* N& S6 A8 q3 K
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kinidrily

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2#
发表于 2019-7-2 17:15 | 只看该作者
回复看看楼主是怎么设计的

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lixinghe

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3#
发表于 2019-11-28 01:42 | 只看该作者
并行SDH扰码器／解扰器的设计

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