Vivado HLS开发流程介绍

mytomorrow

在传统的FPGA设计流程中，一般是自顶向下的模块化设计，这些模块包括用户自己编写的RTL或者是供应商提供的IP核。而在Xilinx新推出的高生产力设计流程中是以IP为核心的，把所有的模块都看做是IP，封装为IP，最主要的是IP的设计是基于C语言的，最后通过HLS将C语言代码转化为RTL，这能极大的加快设计进程。从这段时间的学习来看，HLS综合出来的电路比我自己写的RTL更省资源，在时序方面可能会差一些，因为我自己是习惯性的全流水，但它也满足了时序的要求。HLS还提供了非常多的经过深度优化的库，所以我个人觉得HLS综合的电路已经比很多刚接触FPGA不久的工程师要好了，传统的RTL设计可能不会消失，但很可能会越来越少了。
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" ~# [( _* d; v2 U( m- qHLS在不添加任何优化指令的情况下默认综合电路为最节省资源的情况，即能使用分时复用就使用分时复用，能在一个周期中完成多个操作（满足时钟频率约束的要求）则绝不流水。从这里得到的启发是，设计不要过度的流水，只要能满足时钟频率的需求，我们在一个时钟周期内可以进行多个操作，于是在低频率的系统中，我们可以节省很多的寄存器资源。这样做还有一个好处是我们可以使用assign来完成逻辑设计，然后再对输出进行寄存，可以极大的减少代码量，增加代码的可读性，HLS综合后的RTL代码的风格就是这样的，当然因为命名的原因该代码几乎没有可读性，我们可以不用刻意去读懂它。
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