理解FPGA的时序要求

Allevi

理解FPGA的时序要求

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Launch表示数据的发送沿，Latch代表数据的锁存沿

数据到达时间：数据必须要这么长的时间才能到达REG2的D端

Data arrival time = Launch time + Tclk1 + uTco + Tdata

时钟到达时间：时钟要这么长的时间才能到达REG2的CLK。

Clock arrival time = Latch time + Tclk2

REG2在latch时钟读取REG1上一个时钟的数据输入

所以数据必须在REG2.CLK的上升沿即建立数据需要时间（Clock arrival time - uTsu）之前到达。

SETUP Data required time ＝ Clock arrival time - uTsu

L0 |) r5 N. ~5 O- Z

数据要求时间－－建立：数据的传输不能太慢

建立Slack：Clock Setup Slack Time = SETUP Data required time – Data arrival time，数据到达时间必须小于数据需要时间。

3 J) J1 j& }4 L: z- e

数据要求时间－－保持：数据的传输不能太快

上图中launch time发送的数据不能侵占上一个数据的保持时间

HOLD Data required time = latch edge + Tclk2 +uTh

这里的latch edge是上一个时钟对应的latch edge

保持Slack：Clock Hold Slack Time = Data arrival time – HOLD Data required time

本例中保持Slack = Data arrival time - Tclk2 - uTh

Slack必须为正，即 HOLD Data required time < Data arrival time < SETUP Data required time

(见上图的3根红色竖线)

5 F2 n  x, [- |: N% t/ M6 z
1 s9 T1 w6 F  U- h" ~' L2 S

Demyar

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