基于VerilogHDL的简易数字频率计设计

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基于VerilogHDL的简易数字频率计设计

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% t% X% [5 X6 g摘要 : 利用“自顶向下 ” 的设计方法 , 采用 Verilog HDL硬件描述语言和原理图描述相结合的方式 , 设计了简易数字频率计 系统 , 并在 QUARTus Ⅱ软件环境下对设计项目进行了编译和时序仿真。仿真结果表明 , 该设计能根据输入信号频率进行量 程自转换调整。给出了测量结果并在实验板上 4位七段数码管上进行正确显示
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