找回密码
 注册
关于网站域名变更的通知
查看: 221|回复: 1
打印 上一主题 下一主题

在FPGA设计中,如何节省编译时间

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2019-6-26 13:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
FPGA到最后自然是规模越来越大,编译时间越来越长。解决问题的方法通常来说应该从工具和设计入手。
! ~; t+ S+ D+ g; L# h/ J( i, f
$ c7 Y5 K5 }7 z1 d

3 l5 w9 I: K8 K+ m
游客,如果您要查看本帖隐藏内容请回复
) E' P# R, _& L& t0 e

$ ~; B9 v8 X2 S4 h* O
3 a1 ]8 W* l6 u/ S9 [: M9 s

4 e: Z, s, s4 o7 h
$ r& c. X2 J: m5 [

( p8 l8 L" Q  F
' D7 G, i( ~7 e/ t
1 i- d" ?! W& f& o, b
& r) v9 r$ Y+ z5 P" p  X1 A! ~

该用户从未签到

2#
发表于 2019-6-26 17:44 | 只看该作者
回复看看楼主是如何设计的
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-8-5 01:18 , Processed in 0.109375 second(s), 24 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表