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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 基于FPGA的储存环束流轨道联锁系统设计
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基于FPGA的储存环束流轨道联锁系统设计

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Ferrya
  • TA的每日心情
    开心
    2019-11-20 15:00

    • 签到天数: 2 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2019-6-21 14:32 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    基于FPGA的储存环束流轨道联锁系统设计
    ! a7 F* Z& r( X8 ~) U6 }

    ' ~" P% f% P6 h7 ~9 ~上海光源储存环束流轨道联锁系统是加速器机器联锁保护系统(MPS)的重要组成部分,针对日常供光和机器研究的需求,需要对束流位置测量系统前各Libera电子学输出的联锁信号进行标记,以区分联锁信号的先后顺序和误报的联锁信
    ( A, ^) @2 x! W
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    yxlk

    该用户从未签到
    2#
    发表于 2019-6-21 18:36 | 只看该作者
    学习学习楼主怎么设计的

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    philips
  • TA的每日心情
    慵懒
    2020-12-25 15:27

    • 签到天数: 46 天

    [LV.5]常住居民I
    3#
    发表于 2022-6-23 15:15 | 只看该作者
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