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FPGA时钟约束问题

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ygcgsa

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发表于 2019-6-19 16:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 ygcgsa 于 2019-6-21 14:56 编辑 - N2 Q5 z9 G  X- m! o, m
. R' h& o% x$ l/ \* a' K6 O
FPGA的DCM模块，40MHz时钟输入，得到clkout1 40MHz，clkout2 60MHz，clkout1 120MHz。
( @8 h3 D7 J( O: N. }: L对40MHz时钟添加了约束，系统不是会自动对三个输出时钟进行约束的吗？
& [8 q* q* Y* O编译后发现只对clkout1 40MHz，clkout2 60MHz进行了约束？
8 a8 D5 X3 e3 Z; w这样是对的吗？
4 J8 m3 m2 P9 t) `. r& B请各位大神指点一二，谢谢!- J) G7 i4 f# O7 [* {% v1 N7 ]
+ h* @: \8 M. D# b/ v4 w

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