FPGA ------- 分频电路设计之偶分频

pulbieup

前言：

, U; s$ [3 }8 k# H虽然在实际工程中要产生分频时钟一般采用FPGA的时钟管理器来进行分频、倍频，通过设置一下IP核中的参数即可，这样做有很多别的方法（例如：直接用Verilog HDL设计分频电路）达不到的效果，产生时钟的质量也更好，因此，一般而言，也推荐这种方法，但这并非意味着直接用Verilog HDL设计分频电路一无是处，毫无用途。
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如果对时钟的性能要求不高，我就自然就可以用这种方法产生分频时钟，这样就只消耗了少量的资源而实现了时钟的分频要求，我们把这种设计叫做分频器设计。

+ E3 t% l) b2 Y" B- S注意：分频电路可以这么设计，但倍频电路呢？恐怕写不出来吧！只能用IP核来产生。

本博文直接给出设计原理和Verilog HDL设计程序以及测试程序和仿真图，是不是够贴心？

分频器分类：
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分频器分为偶分频、奇分频，下面分别介绍二者的设计原理。
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- B) Z- m5 c. u偶分频：

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kinidrily

刚好最近在做分频电路，学习学习