Xilinx FPGA底层资源架构与设计规范

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Xilinx FPGA底层资源架构与设计规范

题主最近开始接触和FPGA的方案验证相关的工作内容，需要把握FPGA内部资源的详细信息，所以又仔细查看了官方的器件手册。这一次给大家分享的内容主要涉及Xilinx FPGA内的CLBs，SelecTIO和Clocking资源，适合对FPGA设计有时序要求，却还没有足够了解的朋友。

参考器件上，虽然一些专用的资源都集中在高端的FPGA型号中，不过题主想了想，还是把它们放在该系列后续的文章中吧。下文中的举证皆来自Spartan6器件文档，所以也不会超出Spartan6涵盖内容。

传统的FPGA内部资源分类作三类，可配置逻辑模块（Configurable Logic Block）、输入输出模块（InputOutput Block）和内部布线资源（Interconnect）三个部分，这些大家都知道的。随着FPGA的发展，为了满足对信号处理和片上储存的需要，又在前三类基础上增加了块RAM（BRAM）、时钟管理单元和硬件乘法器，之后又在部分系列里增加了PPC和高速串行输入与输出等等。

下文将要提到的CLB、SelecTIO和Clocking资源里，SelecTIO资源是比较丰富的一类，所以在顺序上把它放在最后。

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