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基于Verilog HDL的有限状态机之设计举例(一段式)

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发表于 2019-6-18 14:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 ulppknot 于 2019-6-18 14:40 编辑 2 g' O5 u4 R2 J

$ ~1 t) w' t0 S8 L) c# J/ p7 f

设计举例:

现以一个简单的交通灯控制电路为例介绍用Verilog HDL编写Moore型状态机的方法。

功能描述:南北方向为主干道(L3~L1),绿灯时间为29S;东西方向为次干道(L6~L4),绿灯时间为19S;在一个方向(A)从红转绿前3S,另一方向(B)黄灯亮3S,这是为了B方向的人或车在黄灯亮时就停止行走,也使已经走出的人或车走尽,A方向的人和车再通行。

状态S1:南北红灯亮,东西绿灯亮(时间为19秒)

状态S2:南北红灯亮,东西黄灯亮(时间为3秒)

状态S3:南北绿灯亮,东西红灯亮(时间为19秒)

状态S4:南北绿灯亮,东西红灯亮(时间为19秒)

然后如此循环。

, r# U/ R6 e2 ^. A

一段式(one always)FSM

一段式(one always)FSM程序如下,其中部分代码己做解释:


( ^' z) Z5 M! _" o6 `* x3 c! w1 n

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