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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 基于FPGA/CPLD的占空比为1:n的n分频器的设计
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基于FPGA/CPLD的占空比为1:n的n分频器的设计

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Ferrya
  • TA的每日心情
    开心
    2019-11-20 15:00

    • 签到天数: 2 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2019-6-18 13:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    基于FPGA/cpld的占空比为1:n的n分频器的设计+ t2 m' M9 C4 p
    9 M8 B9 Y$ F- P  L
    CPLD和FPGA都是可编程逻辑器件,利用他们进行数字系统设计具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在线检验等优点.Verilog HDL是目前应用最为广泛的硬件描述语言之一
    $ ~* y8 H+ {. [9 O# W; g0 W5 |
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    kinidrily

    该用户从未签到
    2#
    发表于 2019-6-18 16:56 | 只看该作者
    回复看看楼主怎么设计的

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