Design for EMC Rule Specification-REV1.0

Allevi

Design for EMC Rule Specification-REV1.0

+ R; V/ s& _1 @  ?$ \1. 前言
本书主要讲述的是在PCB（printed circuit board）设计中的EMC（Electro-Magnetic Compatibility）设计规范。这些规则是整合了EMI（Electro-Magnetic
3 [  a# S2 Y) r0 G+ yInteRFerence ）设计惯例，Intel 几位EMC 专家的相关经验而成。这些规则已经被特别的写成软件，使用这个软件可以在设计过程中同步的进行EMC
4 n9 n3 _% G5 `% N7 C基础检查，发现一些重要的违背规则的地方和问题，它也给EMC 的研究人员提供了很有帮助的方法。
EMC 设计规则的检查人员的观念认为，这种方法是个很有效的方式去执行快速而全面的检查。基于EMC 检查的工具不是为了取消人工检查，而只
是一种很好的帮助手段。目前，这种工具在布线中检查的能力还不是很全面，但是随着相关领域技术的持续发展，它的作用也会越来越大。
本书中涉及到的EMC 设计规范包含了很多以往EMC 设计时对线和零件的规定，但是本书并不是只局限在以往的规则，主要包括了：时钟信号线，
; i2 p* t2 I. |8 \5 Z视频信号线，I/O 信号线，时钟发生器等等。
章节 页码
% \. g) d6 I$ g) A% [1 范围
2 DFE 规则
2.1 DFE 规则表格定義
! Z( r. W. b  B- P0 }6 L# G2.2 DFE 规则
. 串扰规则
CR1.1 – 时鍾信号线串扰到I/O 信号线
CR1.2 –时鍾信号线串扰到ESD 敏感信号线
' W2 n- O* r6 S3 bCR1.3 –时鍾信号线串扰到其他信号线
; X2 A0 l: h4 h' _% n: H8 iCR2.1 – 高速信号线串扰到I/O 信号线
& c$ g; K6 d/ C1 h' uCR2.2 – 高速信号线串扰到ESD 敏感信号线
CR 3 - 时鍾信号线串扰到走线层的铜箔
1 O& B+ H) Y. V8 K. s5 J2 R+ z9 CCR 4 - I/O 信号线串扰到ESD 敏感线
0 u7 @/ ^- c* T9 V去耦合規則
D1.1-连接到芯片的不理想的去耦合走线
D1.2-连接到时钟发生器的不理想的去耦合走线
% v* C' j: _0 {9 |D2-时钟发生器的去耦合线路的不理想走法
) D& r# X  m. S! u7 WD3-電容到電源連接器的距離太遠
# x7 Z& j5 e3 W' e) SD4-電源連接器上的去耦合電容走線不理想
總體走線規則
9 M+ `6 u1 R4 x3 q/ }GR1 时钟信号线上没有端结电阻
GR2- 时钟线上的Via 过多
0 X4 Z( d; z( J$ D& m2 m+ H( PGR3 时钟信号外部走线
GR4 时钟信号线不邻近其理想参考层
GR5.1 时钟信号线在可接线连接器附近
GR5.2 时钟信号线在電源连接器附近
7 Z6 k  k/ B! g; r# j7 X# R* X- t. HGR5.3 时钟信号线在不可接线连接器附近
; x" N, J4 B8 g; j$ \2 \GR5.4 时钟信号线在I/O 连接器附近
# {7 L! f* D% ~& }% a9 N3 _GR6.1-I/O 线靠近杂讯区布线
GR6.2-ESD 敏感线靠近杂讯区布线
GR7.1-时钟阻抗线路的不理想布线
GR7.2-并行端接时钟线路的不理想布线
GR8-时钟线路上多余的测试点短线
GR9-时钟讯号线上过多的折角
GR10-ESD 敏感线靠近I/O 连接器
/ A2 M* O) }9 ?/ Z6 XI/O 走線規則
1 I" ~( m$ Z+ W4 u8 l$ _# p( x4 cIO1.1—I/O 連接器缺少濾波電容
) O8 \2 g# `# X7 R+ }+ X6 g( o; gIO1.2—I/O 連接器缺少濾波電感
' a3 m# x3 g" z" F) o: DIO1.3—濾波元件存在於無需濾波的I/O 線上
IO2.1—I/O 連接器濾波電容走線不理想
8 C, }3 k  G. _' `4 gIO2.2—I/O 連接器上電感走線不理想
IO3—I/O 連接器上到濾波元件的Trace 太長
7 o& p+ G3 w# R3 y元件擺放規則
/ R, p5 ?; e% x' L9 TPL1.1-杂讯元件在可接线连接器附近
PL1.2-杂讯元件在电源连接器附近
PL1.3- 杂讯元件在不可接线连接器附近
; J. n( D$ n5 K' w1 |. t2 o/ x- Z" h1 UPL1.4 杂讯元件在I/O 连接器附近
2 F! t8 ~- \" O! c: Z4 X, dPL2-杂讯元件靠近板边
PL3- 连接器里面的时钟信号Pin 没有邻近Ground Pin
: |3 F* r; J8 W$ o. H* \* C切割參考層規則
2 R1 J0 i( `- f! p7 l8 H! aS1- 時鐘信號線跨過Moat(X-Y 軸)
S2- 時鐘網絡變換參考層（Z 軸）
6 \6 v' j/ W# n8 s5 B: p2 ^S3- 時鐘信號走線靠近參考層邊緣
6 q8 O) v6 K# J' PS4- 時鐘信號走線靠近板邊
. D' t9 x* n; U/ K3 Q! y' T視頻線走線規則
VR1- RGB 線串擾到其他信號線
VR2- SYNC 信號線串擾到時鐘信號線
  q3 {( L% ~- m+ t2 K/ b5 w% ~9 mVR3- SYNC 信號線串擾到其他信號線
1 Y' X& ^* p/ N/ Q4 a9 T2.3 DFE 功用和報告
U1- 去耦合電容擺放瀏覽功能
U2- 時鐘網細節報告
3．附錄A——術語
! [3 {1 ?9 R; k9 \9 h0 j3.1- 特性定義
3.2- 術語定義
: f, @9 k( \" X9 \/ z* ?4．附錄B——未來將發展的規則
# y- W$ a9 V* Y% p5 w* v, r4.1- DFE 規則草案
$ L# R3 c  U2 e/ \+ \CRx- 封裝設備里的串擾風險
DR1- 差分網的長度不匹配
# m7 C: X! T$ a4 S* SDR2- 差分網間距不一致
9 b9 B5 ]5 L" `& X9 rDRx.x- Parallelism
DRx.x-走線Symmetry
DRx.x- 跨Moat (在S1 的基礎上擴展對差分對跨Moat 的檢查)
) N% n: V% B6 h+ k9 Z  P1 iDRx.x- 串擾（在CR1.x 的基礎上擴展對差分對串擾檢查）
DRx.x- 過孔數目（在GR2 的基礎上擴展對差分線上過孔數目的檢查）
& M% s2 m5 h/ }7 y* }8 SDRx.x- 差分網上電阻的擺放
* `7 h. T7 s/ e7 L* S3 MGRx.1- 不理想的 implementation of Guard Trace
GRx.2- 不理想的 implementation of Guard Fill Areas
) w' D$ [/ F& u8 C* p, IGRx- 沒有足夠數目的Ground Via（僅僅在多個Ground 層的板上使用）
Sx – 過孔導致裂口在Power 層和Ground 層上
) m; K" _! B7 T7 e, gAx – TBD(Audit)
8 w' y  A% \. l( W" I: a2 E0 FUx – 過大的時鐘網環路面積-面積
: [, i  |  t9 O9 j/ {Ux – 標明 Fast Part – 報告
Ux – 時鐘發生器擺放Utility
7 p6 _$ V" [3 D4.2 規則建議（還沒有草案或者沒有整理）
音頻
時鐘走線-大體上
串擾
1 l0 k, Y5 D7 C9 i去耦合
7 S9 y6 z* v/ r6 V( q# P: c差分走線（LAN/COM/DIFferential Clocking）
7 b) P) _! R- W) m+ _! o* W總體走線
0 E0 p7 @% K- Q& b% e/ A- I% |+ II/O 走線-大體上
LAN/COM
Modem
+ `' }1 A6 K' p, D* n/ M擺放規則
劃分參考層
5 ~5 `1 J5 q( N# C) \信號參考
: d7 ~3 w) B6 s* Q) x2 K視頻走線
, {& {# E# J2 T" L2 }8 A6 }. v報告
+ C5 U9 v* \' N3 c功用
........
, k" G3 I% S+ l5 T

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