Design for EMC Rule Specification-REV1.0

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Design for EMC Rule Specification-REV1.0

( s8 X5 {) O& S1. 前言
本书主要讲述的是在PCB（printed circuit board）设计中的EMC（Electro-Magnetic Compatibility）设计规范。这些规则是整合了EMI（Electro-Magnetic
7 S) }  ^$ r( C) i4 |8 M+ `InteRFerence ）设计惯例，Intel 几位EMC 专家的相关经验而成。这些规则已经被特别的写成软件，使用这个软件可以在设计过程中同步的进行EMC
. n; |; P( J) d/ {. V4 w8 ?基础检查，发现一些重要的违背规则的地方和问题，它也给EMC 的研究人员提供了很有帮助的方法。
EMC 设计规则的检查人员的观念认为，这种方法是个很有效的方式去执行快速而全面的检查。基于EMC 检查的工具不是为了取消人工检查，而只
& z+ v! j( H+ {. D/ D是一种很好的帮助手段。目前，这种工具在布线中检查的能力还不是很全面，但是随着相关领域技术的持续发展，它的作用也会越来越大。
本书中涉及到的EMC 设计规范包含了很多以往EMC 设计时对线和零件的规定，但是本书并不是只局限在以往的规则，主要包括了：时钟信号线，
视频信号线，I/O 信号线，时钟发生器等等。
章节 页码
5 c  Z6 x2 f# o1 T' d1 范围
2 DFE 规则
2.1 DFE 规则表格定義
2.2 DFE 规则
. 串扰规则
CR1.1 – 时鍾信号线串扰到I/O 信号线
: ~% t3 c/ R* O/ X; aCR1.2 –时鍾信号线串扰到ESD 敏感信号线
CR1.3 –时鍾信号线串扰到其他信号线
- ?( G6 V6 m7 u+ X, J5 Q# yCR2.1 – 高速信号线串扰到I/O 信号线
CR2.2 – 高速信号线串扰到ESD 敏感信号线
CR 3 - 时鍾信号线串扰到走线层的铜箔
CR 4 - I/O 信号线串扰到ESD 敏感线
8 ?% j  [  p5 A  k6 K7 `8 k7 u* Z去耦合規則
6 I) K* P, L2 k, Y: GD1.1-连接到芯片的不理想的去耦合走线
! d* x% n* x* ]$ y6 p9 ~9 r. B+ S: ~D1.2-连接到时钟发生器的不理想的去耦合走线
% [6 d6 c! R8 x1 J0 A# eD2-时钟发生器的去耦合线路的不理想走法
" u" W/ G$ U3 u7 u  i8 W  PD3-電容到電源連接器的距離太遠
D4-電源連接器上的去耦合電容走線不理想
% T+ E& U  I8 R2 u/ x: \+ }總體走線規則
8 @# G* L0 t* O  x8 Z  e* pGR1 时钟信号线上没有端结电阻
GR2- 时钟线上的Via 过多
GR3 时钟信号外部走线
. N$ W- P7 Z. \+ b0 l" r; h+ gGR4 时钟信号线不邻近其理想参考层
  E$ t1 n4 \6 H+ B! e5 dGR5.1 时钟信号线在可接线连接器附近
GR5.2 时钟信号线在電源连接器附近
7 C2 }2 _( a/ E1 B0 q  hGR5.3 时钟信号线在不可接线连接器附近
1 r2 A+ Z- L% `- |5 Y8 iGR5.4 时钟信号线在I/O 连接器附近
GR6.1-I/O 线靠近杂讯区布线
GR6.2-ESD 敏感线靠近杂讯区布线
GR7.1-时钟阻抗线路的不理想布线
GR7.2-并行端接时钟线路的不理想布线
- q) Z7 O7 I; L5 c, U. [GR8-时钟线路上多余的测试点短线
GR9-时钟讯号线上过多的折角
GR10-ESD 敏感线靠近I/O 连接器
/ g1 w  w8 _9 R: w! Y: EI/O 走線規則
IO1.1—I/O 連接器缺少濾波電容
- M+ T0 f8 F. Y" S% zIO1.2—I/O 連接器缺少濾波電感
+ y# i" [5 @0 ?$ C$ `* UIO1.3—濾波元件存在於無需濾波的I/O 線上
IO2.1—I/O 連接器濾波電容走線不理想
7 {. N6 F) B7 c  GIO2.2—I/O 連接器上電感走線不理想
* b' k/ O9 @) s1 a! }2 MIO3—I/O 連接器上到濾波元件的Trace 太長
3 f2 S9 N7 }( a1 [元件擺放規則
PL1.1-杂讯元件在可接线连接器附近
PL1.2-杂讯元件在电源连接器附近
& N8 f. Y  v. o- HPL1.3- 杂讯元件在不可接线连接器附近
8 S6 _  D# T1 W5 u- `: @- z- K- t( Z' yPL1.4 杂讯元件在I/O 连接器附近
PL2-杂讯元件靠近板边
# ?& q( Q$ V, {6 [0 _% s9 D2 e0 NPL3- 连接器里面的时钟信号Pin 没有邻近Ground Pin
6 o8 {2 f4 d  K/ `9 @切割參考層規則
S1- 時鐘信號線跨過Moat(X-Y 軸)
$ p( n9 c; i9 MS2- 時鐘網絡變換參考層（Z 軸）
S3- 時鐘信號走線靠近參考層邊緣
& f" X; s$ S1 k9 M6 }S4- 時鐘信號走線靠近板邊
視頻線走線規則
7 Z! X: @. Z& v! KVR1- RGB 線串擾到其他信號線
  f9 q% e4 M% c# s4 D1 C$ LVR2- SYNC 信號線串擾到時鐘信號線
  p% K+ t2 k0 M4 G: J1 k) J4 DVR3- SYNC 信號線串擾到其他信號線
  d: z" C; k; ]" R2.3 DFE 功用和報告
9 D9 p7 R- X, h. Y8 p6 B1 sU1- 去耦合電容擺放瀏覽功能
U2- 時鐘網細節報告
0 A$ D6 E' D4 _. S1 M& }8 ]/ ^3．附錄A——術語
3.1- 特性定義
: r, M4 c( q* ~9 ?) f! q9 |3.2- 術語定義
4．附錄B——未來將發展的規則
4.1- DFE 規則草案
CRx- 封裝設備里的串擾風險
- K; A1 h* W$ q. R2 y, p6 }DR1- 差分網的長度不匹配
DR2- 差分網間距不一致
, z( J9 a$ d3 F- ^DRx.x- Parallelism
DRx.x-走線Symmetry
0 c( T. \" c) B8 c" ^DRx.x- 跨Moat (在S1 的基礎上擴展對差分對跨Moat 的檢查)
DRx.x- 串擾（在CR1.x 的基礎上擴展對差分對串擾檢查）
( j! v$ x2 {8 c, Y# A8 `4 NDRx.x- 過孔數目（在GR2 的基礎上擴展對差分線上過孔數目的檢查）
DRx.x- 差分網上電阻的擺放
" h7 @  v* y; _! oGRx.1- 不理想的 implementation of Guard Trace
& |5 e. E% a+ L  qGRx.2- 不理想的 implementation of Guard Fill Areas
  P# g. i+ I. @GRx- 沒有足夠數目的Ground Via（僅僅在多個Ground 層的板上使用）
: K/ w( Z; q. _) N% A# y# D$ c3 [Sx – 過孔導致裂口在Power 層和Ground 層上
Ax – TBD(Audit)
$ N9 Q/ a/ ~7 Y% T! I! hUx – 過大的時鐘網環路面積-面積
) M* g: ]7 y8 @; d  `  S; hUx – 標明 Fast Part – 報告
Ux – 時鐘發生器擺放Utility
/ z" d, R' \+ E# v1 o4.2 規則建議（還沒有草案或者沒有整理）
& ]8 ^6 e# T8 A/ Z; @音頻
時鐘走線-大體上
: J) N& ~# T+ A8 B串擾
* S+ j* W% |% s! b; d3 r6 s9 ]去耦合
差分走線（LAN/COM/DIFferential Clocking）
" i0 C/ Z; m) V  t總體走線
; d5 Q5 V- r5 O$ L1 zI/O 走線-大體上
LAN/COM
' l! u, v' p/ K& Q3 AModem
' ]7 m% Y$ U  x' G( A! Z5 v& j擺放規則
劃分參考層
3 B3 N4 m2 R$ T信號參考
視頻走線
8 j' e& I, O* ^- f" o報告
功用
6 [1 a; [2 Q3 b  P$ z........

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