Design for EMC Rule Specification-REV1.0

Allevi

Design for EMC Rule Specification-REV1.0

1. 前言
6 E7 r0 u4 k/ i. o- ~6 c本书主要讲述的是在PCB（printed circuit board）设计中的EMC（Electro-Magnetic Compatibility）设计规范。这些规则是整合了EMI（Electro-Magnetic
InteRFerence ）设计惯例，Intel 几位EMC 专家的相关经验而成。这些规则已经被特别的写成软件，使用这个软件可以在设计过程中同步的进行EMC
基础检查，发现一些重要的违背规则的地方和问题，它也给EMC 的研究人员提供了很有帮助的方法。
. L. W# P+ F  ]: ?/ _- AEMC 设计规则的检查人员的观念认为，这种方法是个很有效的方式去执行快速而全面的检查。基于EMC 检查的工具不是为了取消人工检查，而只
2 m3 {5 _. u! C6 @2 e是一种很好的帮助手段。目前，这种工具在布线中检查的能力还不是很全面，但是随着相关领域技术的持续发展，它的作用也会越来越大。
( w! d" x6 y4 g+ {8 x1 i$ O9 k% D# ^本书中涉及到的EMC 设计规范包含了很多以往EMC 设计时对线和零件的规定，但是本书并不是只局限在以往的规则，主要包括了：时钟信号线，
$ n* ^* r  A% q; S' I% }) C视频信号线，I/O 信号线，时钟发生器等等。
! m0 z0 K& G/ d) N0 A章节 页码
$ h  e# j1 y2 s0 u0 c1 范围
2 DFE 规则
6 X, n8 _3 ~  w2.1 DFE 规则表格定義
! P% m/ f; `& _0 A8 C7 G( N2.2 DFE 规则
& o6 `' F' S$ c. 串扰规则
CR1.1 – 时鍾信号线串扰到I/O 信号线
CR1.2 –时鍾信号线串扰到ESD 敏感信号线
8 f; N4 B5 v. S; c5 A. pCR1.3 –时鍾信号线串扰到其他信号线
) f$ c4 S0 H* F$ HCR2.1 – 高速信号线串扰到I/O 信号线
! K7 l8 h! ?; N3 CCR2.2 – 高速信号线串扰到ESD 敏感信号线
4 o7 S" u0 }! J  B( ACR 3 - 时鍾信号线串扰到走线层的铜箔
CR 4 - I/O 信号线串扰到ESD 敏感线
3 c8 w) O5 E" v去耦合規則
D1.1-连接到芯片的不理想的去耦合走线
D1.2-连接到时钟发生器的不理想的去耦合走线
D2-时钟发生器的去耦合线路的不理想走法
8 m' T# |% p1 b% I2 oD3-電容到電源連接器的距離太遠
6 w3 L: |$ |2 {5 T5 uD4-電源連接器上的去耦合電容走線不理想
總體走線規則
GR1 时钟信号线上没有端结电阻
! t& Q5 N6 p( d$ L. u9 x: NGR2- 时钟线上的Via 过多
% J; a) o2 q  y( tGR3 时钟信号外部走线
: f# A" t! _! K2 D' SGR4 时钟信号线不邻近其理想参考层
" s; d+ e: Z. i, TGR5.1 时钟信号线在可接线连接器附近
& [) f# `/ x# V( IGR5.2 时钟信号线在電源连接器附近
' C- q# K) ^" M. u4 E. u3 C, F/ J* xGR5.3 时钟信号线在不可接线连接器附近
' E3 ~) X/ k/ d, _2 E) e  G* jGR5.4 时钟信号线在I/O 连接器附近
9 @; S7 E$ A7 w! UGR6.1-I/O 线靠近杂讯区布线
/ s: F  D$ k! m" U& F7 LGR6.2-ESD 敏感线靠近杂讯区布线
GR7.1-时钟阻抗线路的不理想布线
' {- ]" m. }! N+ _# G$ \GR7.2-并行端接时钟线路的不理想布线
. c! |1 t# V, w  k5 W! R7 u% KGR8-时钟线路上多余的测试点短线
GR9-时钟讯号线上过多的折角
! J7 m2 ?4 v+ k" ~/ p9 d: vGR10-ESD 敏感线靠近I/O 连接器
! f( e8 @. ]; Y( B5 zI/O 走線規則
IO1.1—I/O 連接器缺少濾波電容
) z, s& s1 u+ OIO1.2—I/O 連接器缺少濾波電感
) ]2 p- ?& c$ w& T: o, {( s$ dIO1.3—濾波元件存在於無需濾波的I/O 線上
. C3 K6 R; ]+ L3 p0 J$ B" m' TIO2.1—I/O 連接器濾波電容走線不理想
IO2.2—I/O 連接器上電感走線不理想
IO3—I/O 連接器上到濾波元件的Trace 太長
元件擺放規則
% w. P# f7 i; c( QPL1.1-杂讯元件在可接线连接器附近
7 }  X) M0 M# J% K4 r! pPL1.2-杂讯元件在电源连接器附近
, z& F. H6 W; t/ ZPL1.3- 杂讯元件在不可接线连接器附近
PL1.4 杂讯元件在I/O 连接器附近
PL2-杂讯元件靠近板边
PL3- 连接器里面的时钟信号Pin 没有邻近Ground Pin
' L- e6 ~& g6 k) p$ H- z切割參考層規則
S1- 時鐘信號線跨過Moat(X-Y 軸)
% p; D+ T. o3 ], o* {' v. o, NS2- 時鐘網絡變換參考層（Z 軸）
S3- 時鐘信號走線靠近參考層邊緣
6 l& p3 c5 z% g8 L; QS4- 時鐘信號走線靠近板邊
視頻線走線規則
VR1- RGB 線串擾到其他信號線
VR2- SYNC 信號線串擾到時鐘信號線
& l+ |/ N- v6 z/ eVR3- SYNC 信號線串擾到其他信號線
2.3 DFE 功用和報告
7 S% S- r2 d0 c  NU1- 去耦合電容擺放瀏覽功能
) B% e( f3 G9 a& i3 ?U2- 時鐘網細節報告
3．附錄A——術語
3.1- 特性定義
" W4 G' T$ q: N8 L. B2 _3.2- 術語定義
4．附錄B——未來將發展的規則
4.1- DFE 規則草案
CRx- 封裝設備里的串擾風險
6 V- a& m" M2 H! BDR1- 差分網的長度不匹配
* z$ M7 H# h# [# _! LDR2- 差分網間距不一致
DRx.x- Parallelism
& a' `% L" ?2 @- }. f2 fDRx.x-走線Symmetry
0 b+ z5 g7 W6 a. z3 }& WDRx.x- 跨Moat (在S1 的基礎上擴展對差分對跨Moat 的檢查)
DRx.x- 串擾（在CR1.x 的基礎上擴展對差分對串擾檢查）
" D$ x2 _  e4 R: zDRx.x- 過孔數目（在GR2 的基礎上擴展對差分線上過孔數目的檢查）
DRx.x- 差分網上電阻的擺放
GRx.1- 不理想的 implementation of Guard Trace
GRx.2- 不理想的 implementation of Guard Fill Areas
( K- g6 f0 m" _$ F4 ~+ K1 j5 cGRx- 沒有足夠數目的Ground Via（僅僅在多個Ground 層的板上使用）
3 c. V4 j* e! h# q, j. ISx – 過孔導致裂口在Power 層和Ground 層上
5 K3 ^- @) F" v. M4 ]" T/ vAx – TBD(Audit)
6 p0 ~' q# i8 |1 l) u# fUx – 過大的時鐘網環路面積-面積
+ E' M7 D( S' u. N/ Y( U8 {Ux – 標明 Fast Part – 報告
Ux – 時鐘發生器擺放Utility
: H- ]$ [# m. _! P* W$ L4.2 規則建議（還沒有草案或者沒有整理）
+ T7 W. f, B1 l- X; b# G. p0 T音頻
時鐘走線-大體上
- [& P! y+ f4 U串擾
去耦合
差分走線（LAN/COM/DIFferential Clocking）
總體走線
2 o1 K- m- J, Z$ t& Q( II/O 走線-大體上
+ r, a, X& |; wLAN/COM
- }2 R4 M) o! e: g# ZModem
擺放規則
劃分參考層
: M0 D. ?9 t; l; w. W+ d信號參考
7 ]( N4 H- H0 d& V$ H. x) r視頻走線
" [5 \" ^4 [: m  k1 Y+ ?報告
功用
........

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