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基于FPGA的全流水浮点乘累加器的设计及实现

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Diabloa

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发表于 2019-6-17 09:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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基于FPGA的全流水浮点乘累加器的设计及实现
' S3 h8 e; }2 m% A
2 l) z: z+ @# C0 D

; ~! i! H4 B' z8 M9 j为提升浮点乘累加的流水性能,本文提出了一种基于FPGA全流水浮点乘累加器的设计和实现方法。通过无阻赛流水累加和串形全加等技术,实现了任意长度单精度浮点复向量的乘累加计算,且相邻两个向量之间无流水间隙。该累加器在Xilinx的XC7VX690T FPGA上实现,乘法器和逻辑资源消耗不到1%,最高运行频率可达279MHz。
( ^& F5 }0 j0 V# J1 Q# W+ W7 G& Q# g+ g8 R% e5 L
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wdx1217

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发表于 2019-10-28 17:06 | 只看该作者
xaingyaoxiazaichakan
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雷北城

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发表于 2022-6-24 15:45 | 只看该作者
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