FPGA 之构建3*3矩阵实现每一列求和

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实验目标：

1 Q: g- j' r* p' K

1 b& B/ B4 i% y. F设计思路：
) u( a* Q$ H# `, \2 x9 K4 P: g
因为要在同一个时间周期对不同时间发送来的数据进行处理，就必须将使用的数据缓存起来，这里使用两个fifo对数据进行缓存。首先将uart_data（串口接收到的数据）写入fifo1中，当第二行第一个数据到来的时候，将fifo1中的数据读出，写入到fifo2中，同时将第二行的数据写入到fifo1中。这里就实现了对数据的缓存。
' Y6 o# V5 ]1 M8 d3 P% k/ B

同时在第三行数据到来的时候，将fifo1，fifo2中的数据读出，这样就实现了在一个时钟周期，可以将三个数据对齐。


5 Q: p% J5 w$ e9 U% T

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