FPGA 时序之周期约束

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FPGA 时序约束之周期约束

目录

1、周期（PERIOD）约束

时钟周期估计

编辑约束

时钟偏斜计算

基本时序报告

数字时钟管理器的周期约束

Clock Phase Period Example

Hold Calculations

先给出总体示意图：

1、周期（PERIOD）约束

时钟周期估计

在进行Period约束之前，需要对电路的时钟周期进行估计，不要过松或过紧的约束。

设计的内部电路所能达到的最高运行频率取决于同步元件本身的建立保持时间，以及同步元件之间的逻辑和布线延迟。

如下图的电路及其时钟周期估计：

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