关于亚稳态形成的原因

uperrua

想来想去还是从亚稳态开始吧，毕竟FPGA开发中不断与触发器打交道。
. H& ]' W" z* G. F了解亚稳态首先要知道几个概念：1、同步逻辑、异步逻辑。2、二个词建立时间（Setup）以及保持时间（Hold）。其实时序分析的精华就是要分析每个触发器是否能够满足建立时间以及保持时间的要求。
首先解释：同步逻辑、异步逻辑：
简单的理解：在一个模块中用到的时钟与时钟之间有固定的相位关系 或者说时钟特征是可预测的被称为同步逻辑；在一个模块中用到的时钟彼此之间没有固定的相位关系，也就是时钟特征是不可预测的不知道的，称为异步逻辑。
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& H* w# ~; l" P1 V4 A' `下面首先解释建立时间与保持时间：

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helendcany

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