读论文之《基于 FPGA 的并行全比较排序算法》（3）

pulbieup

算法基于verilog HDL语言描述：
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排序算法在FPGA内进行,实现过程主要有以下几步,采用verilog语言来描述:
" [& t3 R; w6 \7 z% k# J(1)第一个时钟周期,数据全比较程序,6个数据排序,输入数据为in0～in5:

" z( c1 D4 T, b& S3 J% U
% [% n9 \5 [. K9 w- t# ?$ @) ~

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