FPGA ------- 组合逻辑中的竞争与险象问题（五）之消除险象的方法

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消除险象的方法
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3 U& X+ f* f/ q6 x; \$ v险象是数字电路的一个隐患，因为对于任何FPGA设计来说，组合逻辑几乎必不可少。可以说，任何一个FPGA设计中几乎都充斥着各种各样的险象，但是我们依然可以做出稳定的FPGA设计，这说明对于险象，我们还是有着一些不错的应对策略的。

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