FPGA ------- 组合逻辑中的竞争与险象问题（四）之动态险象

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动态险象
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/ n' c1 ]0 ?6 D- x8 W" ?动态险象，指的是由于竞争，导致原本输出只应该发生一次变化的组合逻辑，出现了输出多次变化的现象。
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如果一个组合逻辑在某一种输入条件下存在动态险象，那么其逻辑表达式在该条件下一定可以化简为 F = A 或 F =  。经过前面的分析，我们得知只有当半开关的M个输入中有0也有1时，竞争才可能导致险象。因此，对于单个半开关来说，它的表达式只能化简为F = 1（或类型半开关）或F = 0（与类型半开关），因此动态险象发生的前提是电路中一定存在半开关的级联，且前级的半开关先导致静态险象。


) n1 q5 t- s* _; \9 Q按其初始和稳定时所对应的逻辑电平，又可将这类险象细分为01险象和10险象。
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（1）01 险象

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gaoxings

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dqwuf2008

看看啊
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TEST_LIU

Thanks.

明明不知道

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